Страница 569

Её называют многочиповой упаковкой. Напомним, что она используется для нынешних процессоров Pentium D на ядре Presler и объединяет два кристалла Cedar Mill для Pentium 4. Конечно, у такого подхода есть и недостатки. Скажем, доступ к кэшу L2. Раздельные кэши создают лишнюю нагрузку на FSB, если одному ядру нужно добраться до кэша L2 другого. Но с точки зрения бизнеса подход себя оправдывает: он всё же позволяет повышать производительность на основе 65-нм техпроцесса. Intel заявляет о том, что монолитные четырёхядерные процессоры не появятся до перехода на 45-нм техпроцесс.

Путь до четырёх ядер проложен. Сначала будут многочиповые упаковки, интегрирующие два двуядерных кристалла.

Вот такие ядра появятся в нынешнем году и в первой половине 2007.

Спасительная микро-архитектура Core

Мы уже описали некоторые ключевые параметры, заложенные Intel при разработке микро-архитектуры следующего поколения: большое число инструкций на такт и рекордная эффективность энергопотребления, измеряемая в энергии на инструкцию. На свет выйдут три процессорных дизайна, производные от одной и той же двуядерной архитектуры: Conroe для настольных ПК, Merom для мобильных и Woodcrest для серверов. Каждый чип будет производиться по 65-нм техпроцессу. И хотя три модели практически идентичны технически, ряд функций будет включён только для того или иного сегмента. Высокие тактовые частоты будут только в high-end настольных ПК и, возможно, в серверах. Для всего остального главной целью является высокая эффективность, независимая от тактовой частоты. Она достигается повышением пропускной способности и ширины конвейера.

Новая микро-архитектура получила название Core Micro Architecture. Её можно охарактеризовать пятью ключевыми чертами: широкое динамическое исполнение (Wide Dynamic Execution), улучшенная работа с цифровым медиа-содержанием (Advanced Digital Media Boost), улучшенный "умный" кэш (Advanced Smart Cache), "умный" доступ к памяти (Smart Memory Access) и интеллектуальная система управления энергопотреблением (Intelligent Power Capability).

Core Micro Architecture по-прежнему основывается на дизайне с изменением последовательности выполнения команд (out-of-order execution), при этом инструкции проходят через планировщик и выполняются на 14-ступенчатом конвейере. Чтобы повысить эффективность, Intel сфокусировалась на реализации гибкого выполнения инструкций. Звучит просто, но вычислительные машины IA зависят от чёткого порядка выполнения инструкций с памятью, соответствующего семантике программы. Можно привести простой пример: перед загрузкой данных должна быть выполнена операция их сохранения, ведь нам нужно работать с актуальными (последними) данными.

Число одновременно выполняемых инструкций было увеличено с помощью трёх АЛУ (арифметическо-логическое устройство), способных выполнять 128-битные инструкции SSE в один такт. Кроме того, улучшенный кэш L2 (общий дизайн и новые блоки предварительной выборки, работающие по принципу устранения неоднозначностей памяти, то есть предварительно выбирающие только те данные, которые не будут меняться другими инструкциями в очереди) помогает заполнять конвейер более эффективно.